一、超深亚微米P~+栅PMOSFET中NBTI效应及其机理研究（论文文献综述）
王成成,周龙达,蒲石,王芳,杨红,曾传滨,韩郑生,罗家俊,卜建辉[1]（2020）在《部分耗尽SOI MOSFET NBTI效应研究》文中研究表明NBTI效应严重影响了器件的高温可靠性,本文对基于1.2μm工艺的PDSOI器件进行了NBTI效应研究。通过加速应力试验得到了NBTI效应对PDSOI器件阈值电压漂移的影响,其主要影响因素有应力时间、温度和栅偏压。试验中通过Vg模型对PDSOI器件进行了NBTI效应寿命预测,实现了对自有1.2μm工艺PDSOI器件的高温可靠性评价。
李铁虎[2]（2018）在《深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术》文中研究说明随着我国航空航天技术的不断进步和核物理科学研究的深入,抗辐照加固集成电路的需求与日俱增。一方面我国抗辐照加固芯片研制尚处于起步阶段,自主研发能力还不够强,另一方面高性能抗辐照加固集成电路一直是西方发达国家技术封锁和产品禁运的首要目标,我国核心关键技术领域用抗辐照加固集成电路尚不能完全自主可控,长期受制于技术领先国家,因此对集成电路辐照效应和抗辐照加固技术进行深入研究将极大地促进我国国防和现代化事业的发展。集成电路设计工艺从深亚微米逐渐向纳米级技术节点过渡,辐照效应和抗辐照加固技术也日新月异。在0.18μm工艺水平以上,由于器件氧化层和场氧区较厚,总剂量效应较为显着。进入65 nm工艺节点以下,由于器件氧化层减薄,采用浅槽隔离技术,总剂量效应大大降低,已不再成为主要辐照损伤因素。但随着工艺缩减,单粒子效应引发的“软错误”对电路的威胁越来越严重,甚至超过其他所有失效因素的总和,成为电路可靠性的首要问题。本文在深亚微米（0.18μm）和纳米级（65 nm）体硅CMOS工艺水平上,对器件、电路的辐照效应及抗辐照加固技术进行了较为深入的研究,主要研究成果如下:（1）对0.18μm体硅CMOS工艺N沟道core和I/O晶体管进行了总剂量辐照实验,得到了晶体管电气特性在总剂量辐照下的变化。研究发现:辐照累积总剂量提升,晶体管亚阈区漏电流增大,阈值电压漂移,晶体管电气特性退化;I/O晶体管的总剂量效应比core晶体管明显,窄沟晶体管由于辐照诱生窄沟道效应的影响总剂量效应比宽沟晶体管显着;晶体管负体偏置能够减轻器件总剂量效应。基于晶体管辐照实验和器件参数提取,对0.18μm体硅CMOS工艺普通条形栅和无边缘NMOSFET进行了辐照效应SPICE建模。模型仿真结果与实验结果吻合较好,能有效预测器件、电路的总剂量响应。（2）研究了组合逻辑数字电路中SET脉冲的产生和传播。研究发现:入射重离子LET值增大,SET电流脉冲尖峰值增大,电流持续时间延长,SET脉宽增大;SET电流呈现脉冲尖峰之后的平台期,与传统双指数形态不同,表明晶体管电气耦合状态下单粒子响应有别于孤立的晶体管,采用混合模拟仿真能较精准预测电路SEE;宽沟晶体管SET脉宽小于窄沟晶体管,长沟晶体管SET脉宽大于短沟晶体管,在设计中可尽量选用沟道短而宽的晶体管以抑制SET效应。（3）研究了时序逻辑数字电路中SEU的物理机制。研究发现:0.18μm非加固标准6管SRAM的翻转截面高于65 nm SRAM,这主要是由于工艺缩减单粒子敏感体积减小,电荷收集量降低造成的。（4）研究了工艺缩减、工作频率提升等因素对电路SEE的影响。研究发现:增加阱接触数量,减小接触孔与器件之间的距离有助于降低SET脉宽,减轻阱电势调制,从而抑制SEE;重离子入射角度增大,器件间的电荷共享增强,通过脉冲压缩机制有助于减小SET脉宽;深N阱结构能够有效截断重离子入射产生的电荷漏斗,降低敏感节点电荷收集量,使得SET脉宽小于普通双阱工艺结构。（5）提出了一种抗SEU的SRAM单元电路拓扑新结构。此SRAM单元电路的SEU临界电荷高达12,320 fC,是非加固标准6T SRAM单元的1,000倍以上,与其他加固单元电路相比也有显着提升,而电气性能没有显着退化,能充分保证在强辐射环境下的高可靠应用。（6）基于65 nm体硅CMOS工艺设计开发了一款抗辐照加固标准数字单元库,可应用于实际抗辐照加固芯片研制。（7）基于0.18μm和65 nm体硅CMOS工艺分别设计开发了两款抗辐照加固芯片。提出了一种评估电路总剂量效应的正向体偏置法。与晶体管辐照效应SPICE模型仿真对比验证了新方法的有效性。提出了一种高速数据合成电路。与传统数据合成器相比,新数据合成电路避免了数据穿通的可能,且多级级联应用能够保证数据天然同步特性。设计了一种宽带锁相环VCO振荡带自动校准算法,实现了超宽频率范围覆盖的两个VCO振荡频率校正,在较短时间内实现较高精度的频率锁定功能。
鲁孝平[3]（2018）在《数字集成电路中的老化故障防护系统研究》文中认为21世纪,半导体已经与我们的生活密切相关,微电子技术也已经成为我们生活中不可或缺的组成部分。随着超大规模集成电路集成度的增高,工艺尺寸不断减小,负温度偏置不稳定性引起的老化以及高能粒子对电路的轰击引起的软错误,已经成为了影响电路可靠性的重要因素。论文首先介绍了集成电路几十年来的发展以及数字集成电路在生活中的应用,然后介绍了影响集成电路可靠性的两大问题,主要是电路老化和软错误。对电路老化的研究分为老化检测和老化预测两方面,文章对这两方面进行了介绍,分析了老化检测和老化预测的工作原理。本文对几种经典传感器进行分析,发现了其中对于脆弱节点的软错误防护问题鲜有人研究,因此提出了一种基于双模冗余的抗软错误老化预测传感器。这种新型的传感器通过双模冗余的技术对关键节点进行复制并通过C单元进行故障防护,使得该结构不仅在正常工作环境下可以准确地预测老化,而且当高能粒子轰击到电路,关键节点出现软错误情况的时候依然可以对电路是否发生老化进行准确的判断。论文还提出了一种低功耗高鲁棒性的老化预测传感器,该传感器不仅可以进行老化预测,当组合逻辑电路已发生严重老化即触发器已无法接收到正确信号时,还可以对错误信号进行矫正。传感器通过比较保护带内组合逻辑信号与其反向延迟信号,判断电路是否出现早期老化。在容错部分时,传感器对后检测带内的信号进行检测,通过最后的传感器输出信号控制容错单元,若电路发生了严重老化,可通过容错单元对触发器接受到的错误信号进行矫正。最后,为了验证提出的两个传感器结构的可行性,运用HSPICE仿真软件对提出的结构进行仿真,得出传感器在电路未老化的情况下和已老化的情况下不同的检测结果;当组合逻辑电路已发生严重老化时,容错单元对触发器接收的错误信号进行矫正;并通过对节点进行软错误注入的方式模拟传感器关键节点发生软错误的情况。仿真实验证明本文提出的两个结构对于电路的老化均可进行准确的预测,提出的抗软错误传感器可对脆弱节点发生的软错误进行防护,另外提出的低功耗高鲁棒性传感器可对触发器接收到的错误信号进行矫正。对比前人提出的传感器,本文结构无论是从面积开销还是功耗上都更加具有优势,面积开销更小,功耗更低。
汪康之[4]（2017）在《数字集成电路中的老化预测传感器设计》文中指出微电子技术已经成为21世纪不可或缺的技术,与我们的生活息息相关。它是计算技术、自动控制、纳米、通信技术的基础。集成度的日益提高,特征工艺尺寸的不断缩小,性能与功耗的同步增长以及由负偏置不稳定效应引起的老化已经成为影响集成电路可靠性的重要因素。论文首先介绍了影响集成电路可靠性的原因以及主要因素。影响集成电路可靠性的主要因素有电路老化和软错误,本文通过具体的案例分析了老化和软错误防护方法;另一方面,老化的防护方法又可分为老化检测和老化预测两种,论文分别通过电路时序图分析了老化预测和老化检测的工作机理,并通过具体的图表分析了二者的优缺点。其次,论文针对传统老化预测传感器结构的不足,提出了一种容软错误的可编程老化预测传感器,该新型老化预测传感器将软错误的保护方法引入到老化预测的结构之中,使传感器的结构不仅能够预测电路的老化,同时能够抵抗软错误;在此传感器的构架中引入的延迟单元通过改变其接地的开关的数量来达到改变保护区域宽度的目的,最终使得保护区域达到可编程的目的。论文还提出了一种保护区域宽度可调控的老化预测传感器,该新型老化预测传感器在老化检测技术的基础上加以改进,使该传感器具备老化预测的功能;同时可以通过改变输入时钟信号的波形来达到改变保护区域宽度的目的;在该传感器的输出部分采用C单元来替代传统的锁存器,使整个触感器的面积开销有所降低。论文最后运用电路仿真软件对本文提出的传感器进行仿真,通过在不同的情况下的实验数据来观察该传感器对于老化和软错误的抵抗能力。同时将该传感器的面积开销和功耗与其他经典的老化预测的传感器作对比。实验结果表明,本文提出的老化预测传感器,可以通过改变其保护区域的宽度来控制老化预测的范围,同时可以在一定的程度上抵抗软错误,并且本文提出的容软错误的老化预测传感器与传统经典老化预测传感器的结构相比,其面积开销更低和功耗更小。
谢文林[5]（2017）在《65纳米MOS器件NBTI效应的仿真与测试》文中指出随着CMOS技术的进步和器件特征尺寸的不断缩小,负偏压温度不稳定性（NBTI）效应已经成为了影响器件可靠性的关键因素之一。NBTI效应导致的PMOS器件退化严重威胁了器件和集成电路的寿命。本文围绕SMIC标准65nm工艺下的PMOS器件的NBTI寿命展开了深入的研究。首先,介绍了在NBTI效应中被广泛接受的R-D模型以及相关的理论推导,并通过Sentaurus TCAD软件对PMOS器件进行仿真,研究了温度、栅压等因素对器件的退化影响,我们发现:温度T、栅极电压VG等因素的值越大则器件退化的越严重,此外栅介质层厚度Tox值越小,界面缺陷的产生速度就越快,退化就越严重。其次,通过工艺仿真分析了当STI工艺和Halo注入工艺发生波动时,器件NBTI寿命的变化。当STI工艺发生波动使STI产生的单轴压应力增加时,NBTI效应有一定程度的减小,使器件的寿命增加。Halo注入工艺发生波动导致沟道掺杂浓度增加时,最终使栅氧化层的电场强度增,从而加强了NBTI效应,使器件的寿命减少,Halo注入工艺波动对NBTI效应的影响比STI工艺要显着很多。然后,根据SMIC标准65nm工艺的设计规则,设计了不同宽长比W/L、不同栅长L和带有天线结构的PMOS器件测试结构。此外,还设计了NBTI应力实验的实验方案,确定了应力参数值的设置。最后,对本文设计的测试结构进行了加速应力实验,根据实验数据分析了器件参数和特性在NBTI应力之前和之后的变化。实验发现阈值电压Vth是器件的各项参数中退化最为严重的,因此以阈值电压Vth的漂移量为评估器件寿命时的参考标准。实验研究了应力的作用时间、栅压、温度以及器件尺寸对器件寿命的影响,并提出了相关的因子参数,得出了一个可以用来预估该工艺下PMOS器件在仅考虑NBTI效应时的寿命。
陈玲[6]（2016）在《数字集成电路老化测试技术研究》文中指出近年来,随着云计算和大数据的到来,人们对集成电路的可靠性要求越来越高。再加上晶体管尺寸及栅氧厚度的不断缩小,由NBTI效应引起的老化已经成为影响集成电路可靠性的重要因素。国内外的部分学者已经对此进行了研究,为此也提出了很多电路老化监测结构。本文的主要工作如下：首先,介绍了集成电路老化的一些基本知识和引起集成电路老化的几种因素。并且详细介绍了两种老化测试技术,老化检测技术和老化预测技术,重点阐述了其结构框架图及工作原理,并将这两种老化测试技术进行了比较,简单分析了它们的优劣。其次,由于老化预测更具有广泛的应用价值,所以介绍了两种老化失效预测结构,分别是基于预测的稳定性校验电路结构和基于预测的先前采样电路结构,重点分析了这两种老化预测结构的基本框架和工作原理,并总结分析了这两种老化预测结构的不足之处。接着,针对两种老化预测结构的不足之处,提出了一种低开销可编程的老化感知触发器结构。在这种结构中,延迟单元被插入到时钟网络中,从此降低了延迟单元的老化。其创新点在于将延迟单元设计成为一个低开销可编程的延迟单元,这样一来一方面可动态调节延迟单元的延迟大小,一方面又可以节省一定的布线开销和面积开销,大大提高了老化预测的准确性。最后,使用电路仿真工具对本文提出的低开销可编程的老化感知触发器结构在不同工作条件下进行仿真,从而获得相关数据。并且通过实验对所设计的结构进行性能、功耗和面积等分析,并将分析结果与一些经典的参照结构进行对比。实验结果表明本文提出的低开销可编程老化感知触发器结构可以动态调节监测窗口的大小,在一定程度下可以监测不同程度的老化,大大提高了老化预测的准确性,而且这种结构拥有较低的布线开销、面积开销和功耗开销。
徐辉,陈玲,汪康之[7]（2016）在《一种可编程的老化感知触发器设计》文中研究指明随着云计算和大数据时代的到来,人们对集成电路可靠性的要求越来越高.再加上晶体管尺寸及栅氧厚度的不断缩小,NBTI效应已经成为影响集成电路可靠性的重要因素.针对这一问题,提出了一种可编程的老化感知触发器,目的是为了监控老化效应,避免老化引起的故障.这种设计将有效地提高老化预测的准确性.
张月[8]（2014）在《PMOSFET器件NBTI效应的机制与模型研究》文中提出随着CMOS超大规模集成电路的发展，NBTI（negative bias temperatureinstability）效应作为CMOS技术中最主要的可靠性问题之一，由于器件等比例缩小的持续进行、栅介质层厚度的不断减薄而变得更为严重，因而需要对NBTI失效模式的物理机制进行更加深入的研究，并建立和完善用以NBTI退化分析和预测的模型。论文基于构成NBTI退化的不同陷阱产生机制，对NBTI效应开展了仿真分析和实验研究，建立了NBTI的退化模型。主要的研究工作内容如下：1.基于反应扩散（R-D）理论模型，对PMOSFET器件在NBTI应力下所产生的界面陷阱（ΔNit）分别在不同应力模式及条件下进行了仿真研究。在施加DC应力条件下，分别研究了电压（Vg）、温度（T）和初始界面陷阱密度（Nit0）对ΔNit产生过程以及退化斜率n演变过程的影响，并根据反应所产生的氢物质的扩散分布，详细分析了不同应力条件和工艺因素对NBTI退化的反应控制和扩散控制两个阶段的影响；在交替应力模式下，研究了ΔNit在双负栅压应力VgHigh/VgLow阶段内的退化和恢复情况，讨论了应力大小以及周期对ΔNit的作用；在引入测量延迟模式下通过仿真分析了延迟大小对ΔNit退化曲线的影响；在AC应力下的ΔNit的退化情况则表明R-D模型在对以ΔNit为主导的NBTI退化的预测方面具有重要的意义。2.为了完善以往经验模型的不足，文中以R-D理论为基础，基于NBTI退化的物理机制，构建了可兼容商用仿真器的NBTI模型。尤其是针对器件尺寸变量与NBTI退化的关系描述，提出了栅宽（W）和栅长（L）变量的耦合二维项。此外对模型参数提取过程进行了优化，搭建了可靠性仿真平台，并根据实测数据对模型进行了验证，最后给出了基于此模型的仿真应用。3.针对功率MOSFET器件的NBTI效应进行了DC应力下的实验，研究发现功率MOSFET的NBTI退化比纳米级MOSFET器件更为显着并且退化各阶段所对应的应力时间数量级有很大差异；并且首次观测到在退化所遵循的R-D过程中，反应控制阶段和扩散控制阶段之间存在着平台阶段，而且平台阶段的起止和长短与所施加的Vg和T大小相关。结合仿真分析，该平台阶段对应于R-D过程中的反应动态平衡阶段，而平台阶段与应力大小的关系也从理论上进行了分析和解释。4.针对引起NBTI退化的氧化层正电性陷阱，深入研究了基于非弹性隧穿NMP（non-radiative multi-phonon）理论的陷阱空穴俘获机制，并且分析了以界面陷阱和氧化层陷阱的耦合产生为退化机制的TSM（two-stage model）模型。根据TSM理论体系中的陷阱状态转换机制，采用商用仿真软件分析了各陷阱状态的能量阱间势垒变量与陷阱状态的占据几率的关系，以及它们对NBTI退化和恢复的影响。
陈珍[9]（2014）在《P型VDMOS器件NBTI效应的研究》文中指出纳米级工艺的栅氧化层厚度仍在继续缩小，但是由于功率MOS器件的广泛应用，超厚栅氧化层工艺仍有其研究的价值。功率VDMOS因为其优良的开关性能使得兆赫兹技术的应用成为可能，这将使得功率VDMOS成为应用于高频开关电源非常有吸引力的器件。高频工作特性允许小尺寸无源器件（如变压器、线圈、电容）的使用，因此减小了整机的重量和体积，使得功率VDMOS特别适合运用于通讯卫星供电系统。而且，功率VDMOS作为快速开关器件广泛应用于家用电器和汽车产业，工业以及军用电子产业。目前，VDMOS器件在不同应力（辐照、高场、温度和热载流子）作用下的退化已经成为科研工作者广泛研究的课题，但是国内外却很少有研究学者关注这些器件的NBTI效应。而用于自动化和工业行业中的功率器件在常规使用中电场强度却越来越大，芯片温度也逐渐增高，足以构成NBTI效应发生的条件，导致器件性能或参数退化。VDMOS器件的NBTI效应已经严重影响了器件在使用中的可靠性。本文首先分析了功率VDMOS的结构及导电原理，根据击穿电压要求，理论推导出外延层掺杂浓度以及外延层厚度；然后根据阈值电压及栅氧化层厚度，确定了沟道掺杂浓度；接着利用ISE-TCAD工艺仿真软件对VDMOS进行了仿真，将仿真结果与实物相关参数及特性曲线进行了比较，得出了基本参数大致与IRF7416器件一致的仿真器件模型。最后以R-D模型为基础，利用器件模拟软件对其进行了NBTI效应仿真，并分析了应力条件对阈值电压漂移的影响。接着对IRF7416器件进行了NBTI实验，通过实验得到了NBT应力下器件静态参数退化趋势。着重分析了不同NBT应力下阈值电压随时间的退化特性，并将实验结果与仿真及文献中的结论进行了对比，解释了退化曲线异同的原因，最后根据经验公式建立了阈值电压退化模型。结合实验后器件的C-V测试曲线对阈值电压的漂移机理进行了合理的解释，得出结论：在短时间负偏压温度应力下，阈值电压随时间的退化曲线符合幂指数的退化规律，并呈两段式变化趋势。第一阶段产生的氧化层陷阱电荷及界面态电荷的数量增加较快，导致阈值电压漂移迅速，第二阶段由于水分子相关的电化学反应对界面陷阱电荷钝化作用加强，氧化层陷阱电荷对阈值电压的漂移起主导作用。论文的最后分析了影响VDMOS器件NBTI退化的相关因素：如正栅压退火现象，自愈合效应以及工艺条件等。其中关于“工艺温度以及水和氢、氮和硼等物质”对NBTI退化的分析，为有效监测器件NBTI退化及减小NBTI损伤提供了一定参考意义。
解江[10]（2011）在《0.13μm pMOSFET的NBTI效应研究》文中研究指明随着集成电路工艺尺寸不断减小,负偏置温度不稳定性（NBTI）效应对CMOS电路的影响日趋严重,其导致的PMOSFET的参数退化现象越来越不可忽视,成为制约CMOS电路寿命的主要因素之一。本文主要针对0.13μm铜互连工艺的PMOSFET的NBTI效应进行了深入研究。设计了NBTI测试结构,完成了版图设计和样品的流片及封装。规划了NBTI试验方案,对NBTI寿命模型的相关参数进行了测试和参数提取,确立了0.13μm的NBTI寿命模型,并与0.18μm CMOS工艺PMOSFET的NBTI寿命模型进行了比对分析。基于实际电路工作状态的考虑,以0.18μm工艺PMOSFET为试验对象,进行了动态NBTI效应的研究,对各种动态NBT应力下PMOSFET的参数退化情况进行了研究讨论。NBTI可靠性寿命试验方面,本文分别进行了NBTI效应时间参数、激活能、电场加速系数、器件参数的提取,较理想的拟合了0.13μm铜互连工艺的NBTI效应的退化状况。根据试验结果建立了器件寿命模型,推算出0.13μm电路在PMOSFET栅压为1.32V时,阈值电压漂移100mV需要的时间为18.1年。将其与0.18μm工艺提取的寿命参数相比较,确定了不同工艺水平对NBTI效应的影响程度。对动态NBTI效应进行了研究讨论,研究明确了频率、占空比、正栅压等应力情况下PMOSFET的阈值电压退化状况,确定了器件尺寸参数对动态NBTI效应的影响程度。
二、超深亚微米P~+栅PMOSFET中NBTI效应及其机理研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、超深亚微米P~+栅PMOSFET中NBTI效应及其机理研究（论文提纲范文）
（1）部分耗尽SOI MOSFET NBTI效应研究（论文提纲范文）
| 1 NBTI效应失效机理 |
| 2 PDSOI器件NBTI效应研究 |
| 2.1 加速应力试验 |
| 2.2 试验方案 |
| 2.3 NBTI效应寿命预测 |
| (1）器件转移特性的退化 |
| (2）应力时间t与阈值电压漂移量的关系 |
| (3）栅压与器件寿命的关系 |
| 3 结论 |
（2）深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景 |
| 1.1.1 辐射环境 |
| 1.1.2 抗辐照大规模集成电路的应用需求 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 本文组织结构 |
| 第二章 电离辐射总剂量效应及加固技术 |
| 2.1 CMOS器件的总剂量效应概述 |
| 2.1.1 电荷生成 |
| 2.1.2 氧化层陷阱电荷俘获 |
| 2.1.3 界面陷阱电荷俘获 |
| 2.1.4 器件特性改变 |
| 2.1.5 边缘漏电效应 |
| 2.1.6 NMOSFET漏电流的影响因素 |
| 2.2 0.18 μm NMOSFET总剂量辐照实验 |
| 2.2.1 core晶体管的总剂量响应 |
| 2.2.2 I/O晶体管的总剂量响应 |
| 2.2.3 总剂量效应对晶体管特性参数的影响 |
| 2.3 0.18 μm NMOSFET抗总剂量加固技术 |
| 2.3.1 无边缘晶体管 |
| 2.3.2 无边缘晶体管SPICE建模 |
| 2.4 纳米器件的总剂量效应 |
| 2.4.1 65 nm体硅CMOS器件的总剂量效应 |
| 2.4.2 工艺缩减对纳米器件总剂量效应的影响 |
| 2.5 本章小结 |
| 第三章 单粒子效应的机理 |
| 3.1 单粒子效应概述 |
| 3.2 单粒子瞬态的产生和传播 |
| 3.2.1 数字电路中的SET效应 |
| 3.2.2 SET脉冲在组合逻辑电路中的传播 |
| 3.3 单粒子翻转的形成机制 |
| 3.3.1 SEU的物理机制 |
| 3.3.2 SEU模拟仿真 |
| 3.4 单粒子效应的若干影响因素 |
| 3.4.1 工艺缩减 |
| 3.4.2 工作频率提升 |
| 3.4.3 离子能量 |
| 3.4.4 离子入射位置 |
| 3.4.5 阱接触 |
| 3.4.6 离子入射角度和阱结构 |
| 3.5 本章小结 |
| 第四章 单粒子效应的加固技术 |
| 4.1 单粒子效应加固技术回顾 |
| 4.1.1 工艺加固 |
| 4.1.2 设计加固 |
| 4.2 一种抗单粒子翻转的新型SRAM单元电路设计 |
| 4.3 抗辐射加固标准数字单元库设计 |
| 4.3.1 抗辐照加固标准数字单元设计 |
| 4.3.2 抗辐照加固标准数字单元库开发 |
| 4.3.3 抗辐照加固标准数字单元库的特征化 |
| 4.3.4 抗辐照加固标准数字单元测试芯片设计 |
| 4.4 本章小结 |
| 第五章 电路级抗辐照加固设计 |
| 5.1 0.18 μm抗辐照CMOS电路设计 |
| 5.1.1 抗总剂量加固基准偏置电路设计 |
| 5.1.2 芯片测试结果分析 |
| 5.1.3 评价电路总剂量效应的正向体偏置法 |
| 5.2 65 nm抗辐照CMOS电路设计 |
| 5.2.1 电路核心模块设计方案 |
| 5.2.2 芯片抗辐照加固设计 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文主要贡献 |
| 6.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（3）数字集成电路中的老化故障防护系统研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究的背景和意义 |
| 1.2 研究的对象 |
| 1.2.1 电路老化 |
| 1.2.2 软错误 |
| 1.3 国内外研究现状 |
| 1.3.1 老化问题的研究现状 |
| 1.3.2 软错误的研究现状 |
| 1.4 课题来源 |
| 1.5 研究内容及创新点 |
| 1.6 论文组织结构 |
| 2 电路故障的基本知识及仿真工具 |
| 2.1 老化基本知识简述 |
| 2.1.1 NBTI的基本知识及电路老化的表现 |
| 2.1.2 老化预测与老化检测 |
| 2.2 软错误基本知识简述 |
| 2.2.1 软错误的形成及分类 |
| 2.2.2 SEU和SET对电路的影响 |
| 2.3 仿真工具HSPICE |
| 2.3.1 SPICE模拟器介绍 |
| 2.3.2 HSPICE的工作方式 |
| 2.3.3 HSPICE的使用流程及书写规则 |
| 2.3.4 HSPICE案例分析 |
| 2.4 本章小结 |
| 3 经典的老化预测传感器结构 |
| 3.1 经典的ARSC结构 |
| 3.1.1 ARSC时序及结构介绍 |
| 3.1.2 稳定性校验器 |
| 3.1.3 ARSC结构的优缺点 |
| 3.2 改进的老化预测传感器 |
| 3.2.1 可编程的保护带结构 |
| 3.2.2 自锁存的稳定性校验器结构 |
| 3.3 本章小结 |
| 4 一种基于双模冗余的抗软错误老化预测传感器 |
| 4.1 传感器框架结构 |
| 4.2 稳定性校验器脆弱点分析 |
| 4.3 容软错误的稳定性校验器设计 |
| 4.4 仿真结果及对比分析 |
| 4.4.1 正常状态下老化波形输出 |
| 4.4.2 软错误发生下传感器波形比较 |
| 4.4.3 关键节点分析 |
| 4.4.4 不同工作环境下输出波形的分析 |
| 4.5 本章小结 |
| 5 一种低功耗高鲁棒性的老化预测传感器 |
| 5.1 传感器工作原理及结构 |
| 5.2 老化预测部分结构设计 |
| 5.3 故障容忍部分结构设计 |
| 5.4 仿真结果及对比分析 |
| 5.4.1 老化预测与故障容忍仿真 |
| 5.4.2 不同工作环境下输出波形分析 |
| 5.4.3 面积及功耗开销分析 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介及读研期间主要科研成果 |
（4）数字集成电路中的老化预测传感器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究的背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 老化问题的研究现状 |
| 1.2.2 软错误的研究现状 |
| 1.3 本文的主要工作 |
| 1.3.1 课题来源 |
| 1.3.2 研究内容及创新点 |
| 1.4 论文组织结构 |
| 2 电路老化的基本知识及仿真工具 |
| 2.1 老化基本知识简述 |
| 2.1.1 电路失效概述 |
| 2.1.2 NBTI的基本知识 |
| 2.1.3 老化检测与老化预测 |
| 2.2 软错误的基本知识简介 |
| 2.3 HSPICE仿真工具 |
| 2.3.1 HSPICE软件的使用流程 |
| 2.3.2 HSPICE文件及书写规则 |
| 2.3.3 HSPICE中几个重要语句 |
| 2.3.4 HSPICE案例分析 |
| 2.4 本章小结 |
| 3 老化失效预测结构分析 |
| 3.1 经典的ARSC结构 |
| 3.1.1 ARSC的总体结构 |
| 3.1.2 ARSC检测部分的工作原理 |
| 3.1.3 ARSC的优缺点 |
| 3.2 对ARSC的改进 |
| 3.2.1 改进之后的总体结构 |
| 3.2.2 改进结构的工作原理 |
| 3.2.3 改进结构的优缺点 |
| 3.3 本章小结 |
| 4 一种容软错误的可编程老化预测传感器 |
| 4.1 总体框架结构 |
| 4.2 延迟单元的设计 |
| 4.3 稳定性检测器的设计 |
| 4.4 实验结果 |
| 4.4.1 保护带宽度的分析 |
| 4.4.2 实现抵抗软错误功能的分析 |
| 4.4.3 不同情况下的输出波形的分析 |
| 4.4.4 面积开销分析 |
| 4.4.5 功耗开销分析 |
| 4.4.6 瞬时电流分析 |
| 4.5 本章小结 |
| 5 一种保护区域可调的老化预测传感器 |
| 5.1 一种保护区域可调的老化预测传感器的整体结构 |
| 5.2 一种保护区域可调的老化预测传感器的工作原理 |
| 5.3 实验部分 |
| 5.3.1 仿真结果分析 |
| 5.3.2 面积开销分析 |
| 5.3.3 功耗开销分析 |
| 5.3.4 瞬时电流分析 |
| 5.4 本章总结 |
| 6 结论 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介及读研期间主要科研成果 |
（5）65纳米MOS器件NBTI效应的仿真与测试（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景和研究意义 |
| 1.2 国内外的研究现状 |
| 1.3 本文研究的内容及结构安排 |
| 第二章 PMOS器件NBTI效应的仿真研究 |
| 2.1 NBTI效应的产生机制 |
| 2.1.1 标准R-D模型 |
| 2.1.2 基于H_2的R-D模型 |
| 2.1.3 基于H和H_2的R-D模型 |
| 2.1.4 NBTI效应的其它模型 |
| 2.2 器件的仿真结构设计 |
| 2.3 NBTI导致的退化分析 |
| 2.3.1 温度对界面缺陷的影响 |
| 2.3.2 氢扩散率对界面缺陷的影响 |
| 2.3.3 栅电场强度对界面缺陷的影响 |
| 2.3.4 输出特性的退化 |
| 2.4 本章小结 |
| 第三章 工艺波动对器件NBTI效应的影响 |
| 3.1 仿真工艺生长器件 |
| 3.1.1 阈值电压的蒙特卡罗分析 |
| 3.1.2 仿真步骤 |
| 3.2 STI工艺的波动对NBTI效应的影响 |
| 3.2.1 STI应力变化对漏极电流的影响 |
| 3.2.2 STI宽度的变化对NBTI效应的影响 |
| 3.2.3 STI侧墙角度的变化对NBTI效应的影响 |
| 3.3 Halo工艺波动对NBTI效应的影响 |
| 3.3.1 Halo注入角度的变化对NBTI效应影响 |
| 3.3.2 Halo注入剂量的变化对NBTI效应影响 |
| 3.3.3 Halo注入能量的变化对NBTI效应影响 |
| 3.4 本章小结 |
| 第四章 测试结构和实验方案的设计 |
| 4.1 测试结构设计 |
| 4.1.1 不同尺寸的结构 |
| 4.1.2 蛇形线的结构 |
| 4.2 版图的验证和仿真 |
| 4.3 NBTI测试实验设计 |
| 4.3.1 加速应力试验 |
| 4.3.2 应力测试方案 |
| 4.3.3 温度应力的确定 |
| 4.3.4 栅压应力的确定 |
| 4.3.5 应力时间的确定 |
| 4.3.6 阈值电压的测试 |
| 4.4 本章小结 |
| 第五章 纳米PMOS器件的NBTI实验研究 |
| 5.1 器件I-V特性的退化 |
| 5.1.1 输出特性的退化 |
| 5.1.2 线性区跨导的退化 |
| 5.1.3 转移特性的退化 |
| 5.2 器件静态参数退化与NBTI应力作用时间的关系 |
| 5.2.1 阈值电压的漂移与应力作用时间的关系 |
| 5.2.2 饱和漏极电流的退化与应力作用时间的关系 |
| 5.2.3 最大线性区跨导的退化与应力作用时间的关系 |
| 5.3 器件的寿命评估 |
| 5.3.1 温度和阈值电压退化之间的关系 |
| 5.3.2 栅压和阈值电压退化之间的关系 |
| 5.3.3 栅宽和阈值电压退化之间的关系 |
| 5.3.4 沟道长度和阈值电压退化之间的关系 |
| 5.3.5 PMOS器件的寿命公式 |
| 5.4 本章小结 |
| 第六章 总结和展望 |
| 6.1 本文总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（6）数字集成电路老化测试技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究的背景及意义 |
| 1.1.1 集成电路的发展 |
| 1.1.2 电路老化的影响 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要工作 |
| 1.3.1 课题来源 |
| 1.3.2 研究内容及创新点 |
| 1.4 论文组织结构 |
| 2 电路老化的基本知识及仿真工具 |
| 2.1 老化基本知识简述 |
| 2.2 引起老化的因素 |
| 2.3 老化测试技术 |
| 2.3.1 老化检测技术 |
| 2.3.2 老化预测技术 |
| 2.3.3 两种老化测试技术的比较 |
| 2.4 HSPICE仿真工具 |
| 2.4.1 HSPICE使用流程 |
| 2.4.2 HSPICE软件的运行 |
| 2.4.3 HSPICE文件及书写规则 |
| 2.4.4 HSPICE中几个重要语句 |
| 2.5 本章小结 |
| 3 老化失效预测结构设计 |
| 3.1 老化失效预测的重要性及总体框架 |
| 3.2 基于预测的稳定性校验电路结构 |
| 3.2.1 总体框架及工作原理 |
| 3.2.2 延迟单元设计 |
| 3.2.3 稳定性校验器设计 |
| 3.2.4 基于预测的稳定性校验结构的不足之处 |
| 3.3 基于预测的先前采样电路结构 |
| 3.3.1 总体框架及工作原理 |
| 3.3.2 基于预测的先前采样电路结构的不足之处 |
| 3.4 本章小结 |
| 4 一种低开销可编程的老化感知触发器 |
| 4.1 研究价值 |
| 4.2 总体框架结构 |
| 4.3 延迟单元的设计 |
| 4.4 实验结果 |
| 4.4.1 仿真结果分析 |
| 4.4.2 抗老化性分析 |
| 4.4.3 可编程性分析 |
| 4.4.4 面积开销分析 |
| 4.4.5 功耗开销分析 |
| 4.4.6 有效保护带宽度 |
| 4.5 本章小结 |
| 5 结论 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介及读研期间主要科研成果 |
（7）一种可编程的老化感知触发器设计（论文提纲范文）
| 0 引言 |
| 1 NBTI效应介绍 |
| 2 可编程的老化感知触发器设计 |
| 2.1 设计思路 |
| 2.2 总体设计 |
| 2.3 延迟单元的设计 |
| 3 仿真结果及分析 |
| 4 结语 |
（8）PMOSFET器件NBTI效应的机制与模型研究（论文提纲范文）
| 作者简介 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 NBTI 效应的研究背景及意义 |
| 1.2 NBTI 效应的研究进展和现状 |
| 1.3 本文的研究内容和安排 |
| 第二章 NBTI 效应的构成和产生机制 |
| 2.1 构成 NBTI 退化的各类缺陷 |
| 2.1.1 界面陷阱 |
| 2.1.2 氧化层陷阱 E’中心和 K 中心 |
| 2.1.3 K 中心 |
| 2.2 构成 NBTI 退化的两部分——Nit和 Not |
| 2.2.1 Nit的产生机制 |
| 2.2.2 Not俘获机制 |
| 2.3 不同机制的 NBTI 模型 |
| 2.3.1 基于 RD 理论的模型 |
| 2.3.2 Tsetseris Model |
| 2.3.3 基于界面陷阱和氧化层陷阱电荷产生的分立/耦合模型 |
| 2.4 本章小结 |
| 第三章 MOSFET 器件 NBTI 效应的仿真研究 |
| 3.1 R-D 模型推导 |
| 3.1.1 R-D 框架和特征 |
| 3.1.2 R-D 框架下 NBTI 的恢复 |
| 3.2 静态 NBTI 效应的仿真研究 |
| 3.2.1 仿真采用的 R-D 模型公式 |
| 3.2.2 不同应力条件下界面陷阱的产生分析 |
| 3.2.3 器件工艺条件变量的影响 |
| 3.3 动态 NBTI 仿真分析 |
| 3.3.1 周期交替应力下 NBTI 退化 |
| 3.3.2 测量延迟情况下的 NBTI 退化 |
| 3.3.3 AC 应力下的 NBTI 退化 |
| 3.4 本章小结 |
| 第四章 MOSFET 的 NBTI 建模及应用 |
| 4.1 基于实验的 NBTI 退化经验模型 |
| 4.1.1 MOSFET 的 NBTI 电场模型 |
| 4.1.2 MOSFET 的 NBTI 温度模型 |
| 4.1.3 MOSFET 的 NBTI 的栅宽长模型 |
| 4.1.4 MOSFET 的 NBTI 经验模型的局限 |
| 4.2 NBTI 新模型公式的建立 |
| 4.2.1 NBTI 建模基础 |
| 4.2.2 NBTI 模型公式 |
| 4.3 NBTI 仿真平台建立 |
| 4.3.1 NBTI 模型的参数提取流程 |
| 4.3.2 NBTI 可靠性仿真平台 |
| 4.3.3 NBTI 可靠性仿真过程及示例 |
| 4.4 NBTI 仿真模型验证和应用 |
| 4.4.1 NBTI 模型验证——MOSFET 器件 |
| 4.4.2 NBTI 仿真应用——RO |
| 4.5 本章小结 |
| 第五章 功率 MOSFET 的 NBTI 效应 |
| 5.1 MOS 结构的功率器件 |
| 5.2 功率 MOSFET 的 NBTI 现象及产生机制 |
| 5.2.1 功率 MOSFET 的 NBTI 现象 |
| 5.2.2 功率 MOSFET 的 NBTI 产生机制 |
| 5.3 功率 MOSFET 的 NBTI 实验设置和仿真模型 |
| 5.3.1 NBTI 实验设置 |
| 5.3.2 基于 R-D 理论的仿真模型 |
| 5.4 功率 MOSFET 的 NBTI 实验结果和仿真分析 |
| 5.4.1 NBTI 实验现象及分析 |
| 5.4.2 平台阶段的仿真分析 |
| 5.4.3 应力条件对平台阶段的影响 |
| 5.5 本章小结 |
| 第六章 NBTI 效应的陷阱俘获和耦合模型 |
| 6.1 R-D 的局限与 TSM 模型 |
| 6.1.1 R-D 的局限 |
| 6.1.2 实验发现与可切换陷阱 |
| 6.1.3 TSM 模型 |
| 6.2 S-device 仿真 |
| 6.2.1 S-device 仿真 TSM 介绍及设置 |
| 6.2.2 缺陷状态占据几率的仿真研究 |
| 6.2.3 阈值电压退化的仿真研究 |
| 6.2.4 TSM 模型的局限 |
| 6.3 本章小结 |
| 第七章 结束语 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间的研究成果 |
（9）P型VDMOS器件NBTI效应的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.1.1 NBTI 效应的研究背景 |
| 1.1.2 研究 VDMOS 器件 NBTI 效应的意义 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要工作与结论 |
| 第二章 功率 VDMOS 器件的 NBTI 效应仿真 |
| 2.1 功率 VDMOS 器件结构与工作原理 |
| 2.2 VDMOS 器件元胞结构设计和模拟 |
| 2.2.1 外延层掺杂浓度及厚度的确定 |
| 2.2.2 VDMOS 器件掺杂和结构的最终确定及其特性曲线的仿真 |
| 2.3 功率 VDMOS 器件的 NBTI 效应仿真 |
| 2.3.1 R-D 模型及模拟方法 |
| 2.3.2 温度对界面态的产生及阈值电压变化的影响 |
| 2.3.3 沟道掺杂浓度对界面态产生和阈值电压变化的影响 |
| 2.3.4 栅极偏置电压对界面态产生和阈值电压变化的影响 |
| 2.4 本章小结 |
| 第三章 功率 VDMOS 器件的 NBTI 实验研究 |
| 3.1 实验器件及测试方案 |
| 3.1.1 实验与测试 |
| 3.1.2 应力测试方案 |
| 3.2 器件静态参数的退化 |
| 3.2.1 阈值电压随应力时间的退化 |
| 3.2.2 饱和漏电流 Ids 随应力时间的退化 |
| 3.2.3 击穿电压与导通电阻随应力时间的变化 |
| 3.2.4 最大跨导随应力时间的退化 |
| 3.2.5 各静态参数随应力时间变化趋势对比 |
| 3.3 阈值电压退化与应力时间的关系 |
| 3.3.1 同一温度不同栅压条件下阈值电压漂移量与应力时间的关系 |
| 3.3.2 同一栅压不同温度条件下阈值电压漂移量与应力时间的关系 |
| 3.3.3 阈值电压随应力时间退化趋势的对比验证 |
| 3.4 阈值电压随应力时间退化的机理分析 |
| 3.4.1 界面态与氧化层陷阱电荷对 NBTI 退化的影响 |
| 3.4.2 C-V 验证与机理分析 |
| 3.5 本章小结 |
| 第四章 NBTI 特性退化的主要影响因素分析 |
| 4.1 正栅压退火或自恢复对 NBTI 退化的影响 |
| 4.2 界面缺陷对 NBTI 效应的影响 |
| 4.2.1 实验器件与测试方法 |
| 4.2.2 界面缺陷对 NBTI 效应的影响 |
| 4.3 工艺条件对 NBTI 退化的影响 |
| 4.3.1 工艺温度对 NBTI 退化的作用 |
| 4.3.2 栅氧化层中物质对 NBTI 退化的影响 |
| 4.4 本章小结 |
| 第五章 结论与展望 |
| 5.1 结论 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 研究成果 |
（10）0.13μm pMOSFET的NBTI效应研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 半导体集成电路行业发展现状 |
| 1.1.2 NBTI 效应及其对大规模集成电路的可靠性影响 |
| 1.1.3 0.13μm CMOS 工艺PMOSFET 中NBTI 效应的研究意义 |
| 1.2 NBTI 效应国内外研究现状 |
| 1.2.1 NBTI 机理研究 |
| 1.2.2 NBTI 效应与栅氧介质及工艺的关系 |
| 1.2.3 NBTI 效应对于电路性能的影响 |
| 1.2.4 NBTI 和HCI 互耦合机制的研究 |
| 1.3 本论文研究内容 |
| 第二章 NBTI 测试结构及试验条件准备 |
| 2.1 测试结构预计及设计 |
| 2.2 温度应力的精准控制测试结构化 |
| 2.3 封装与测试 |
| 第三章 NBTI 试验及测试方案 |
| 3.1 测试方案思路 |
| 3.1.1 加速寿命模型 |
| 3.1.2 试验目标及试验设计 |
| 3.2 阈值电压及其他参数的测定方法 |
| 第四章 PMOSFET 的 NBTI 退化情况及其机理 |
| 4.1 PMOSFET 静态参数随NBTI 应力时间的退化 |
| 4.2 引起NBTI 效应机理介绍 |
| 第五章 NBTI 寿命试验 |
| 5.1 应力时间t 与阈值电压漂移量的关系 |
| 5.2 温度应力T 与阈值电压漂移量的关系 |
| 5.3 栅极电压Vgs 与阈值电压漂移量的关系 |
| 5.4 器件尺寸W 与L 与阈值电压漂移量的关系 |
| 5.5 NBTI 寿命模型建立 |
| 第六章 动态NBTI 效应研究 |
| 6.1 动态NBTI 效应的机理 |
| 6.1.1 动态NBTI 效应与频率的关系 |
| 6.1.2 动态NBTI 效应与占空比的关系 |
| 6.1.3 动态NBTI 效应与应力栅电场的关系 |
| 6.2 动态NBTI 效应的试验设置 |
| 6.3 动态 NBTI 试验及分析 |
| 6.3.1 动态 NBTI 下 PMOSFET 的退化情况 |
| 6.3.2 动态 NBTI 不同频率下阈值电压的退化 |
| 6.3.3 动态 NBTI 不同占空比的情况下阈值电压的退化 |
| 6.3.4 动态 NBTI 不同温度的情况下阈值电压的退化 |
| 6.3.5 动态 NBTI 不同电应力条件下阈值电压的退化 |
| 6.4 动态 NBTI 效应模型 |
| 第七章 结束语 |
| 致谢 |
| 参考文献 |
四、超深亚微米P~+栅PMOSFET中NBTI效应及其机理研究（论文参考文献）
- [1]部分耗尽SOI MOSFET NBTI效应研究[J]. 王成成,周龙达,蒲石,王芳,杨红,曾传滨,韩郑生,罗家俊,卜建辉. 航空科学技术, 2020(01)
- [2]深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术[D]. 李铁虎. 西安电子科技大学, 2018(07)
- [3]数字集成电路中的老化故障防护系统研究[D]. 鲁孝平. 安徽理工大学, 2018(01)
- [4]数字集成电路中的老化预测传感器设计[D]. 汪康之. 安徽理工大学, 2017(10)
- [5]65纳米MOS器件NBTI效应的仿真与测试[D]. 谢文林. 西安电子科技大学, 2017(06)
- [6]数字集成电路老化测试技术研究[D]. 陈玲. 安徽理工大学, 2016(08)
- [7]一种可编程的老化感知触发器设计[J]. 徐辉,陈玲,汪康之. 佳木斯大学学报(自然科学版), 2016(02)
- [8]PMOSFET器件NBTI效应的机制与模型研究[D]. 张月. 西安电子科技大学, 2014(12)
- [9]P型VDMOS器件NBTI效应的研究[D]. 陈珍. 西安电子科技大学, 2014(11)
- [10]0.13μm pMOSFET的NBTI效应研究[D]. 解江. 西安电子科技大学, 2011(08)
标签：超大规模集成电路论文; 电路仿真论文; 传感器技术论文; 老化试验论文; 阈值电压论文;